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发布时间：2026-01-04
在AI发展浪潮下，算力体系的软硬件协同适配能力持续跃升，从芯片架构优化、大模型逐渐收敛到算力调度机制，全链路的技术迭代已大幅消解算力供给与应用需求间的适配性矛盾。当算力不再是制约AI应用的核心瓶颈时，存力的战略重要性随之凸显，成为决定算力价值能否高效释放的关键支撑。存力的核心效能直接关乎数据的存储密度、读写效率与安全性，无论是大模型训练还是实时业务场景下的低延迟数据调取，都对存力的性能指标、底层架
在AI发展浪潮下，算力体系的软硬件协同适配能力持续跃升，从芯片架构优化、大模型逐渐收敛到算力调度机制，全链路的技术迭代已大幅消解算力供给与应用需求间的适配性矛盾。当算力不再是制约AI应用的核心瓶颈时，存力的战略重要性随之凸显，成为决定算力价值能否高效释放的关键支撑。
存力的核心效能直接关乎数据的存储密度、读写效率与安全性，无论是大模型训练还是实时业务场景下的低延迟数据调取，都对存力的性能指标、底层架构、成本控制等提出新的要求。
当前AI加速从云端向端侧落地，AI推理接棒AI训练成为更广阔的市场。2025年不少存储厂商围绕AI存储的研发与部署取得进展，诸多新兴存储技术将赋能AI应用的大规模落地。
去年，SK 海力士与台积电签署谅解备忘录，台积电负责生产HBM4的基础裸片。SK 海力士以往 HBM 产品的基础裸片由自身制程工艺制造，而 HBM4 采用台积电的先进逻辑工艺。
在SK 海力士首次公开展示的HBM4可以看到，该产品采用12层堆叠结构，通过台积电N3 工艺制造的基底裸片，实现了单颗36GB容量和2TB/s 的带宽突破，较前代 HBM3E 的传输速度提升了60% 以上。
美光下一代 HBM4E内存规划中，与完全基于自研先进 CMOS 基底芯片的HBM 不同，HBM4E的基底逻辑芯片将与台积电合作制造，涵盖标准品与定制化产品。美光预计 HBM4E 将于2027 年正式推出。此外，三星电子计划最早于明年上半年完成 HBM4E 的开发工作。
在设计上，HBF结合了3DNAND闪存和高带宽存储器（HBM）的特性，能更好地满足AI推理的需求。HBF的堆叠设计类似于HBM，通过硅通孔（TSVs）将多个高性能闪存核心芯片堆叠，连接到可并行访问闪存子阵列的逻辑芯片上。也就是基于SanDisk的BICS3DNAND技术，采用CMOS直接键合到阵列（CBA）设计，将3DNAND存储阵列键合在I/O芯片上。
HBF可匹配HBM的带宽，同时以相近的成本实现每个堆栈的容量比HBM高出8到16倍。HBF使用16个核心芯片，单堆栈容量可达512GB，8个HBF堆栈可实现4TB的容量。
据介绍，单颗HBF可容纳完整的64B模型，有望应用于手机端大模型本地化，也适用于自动驾驶、AI玩具、IoT等边缘设备的低功耗、高容量的边缘AI存储需求。
不过，HBF主要具备高带宽和容量的特性，但由于NAND闪存的延迟较高，HBF在速度上不如DRAM。因此，该技术针对的是读取密集型AI推理任务，而不是延迟敏感型应用。
来自韩国科学技术高等研究院(KAIST)的JounghoKim教授被称为“HBM之父”，他的团队提出一种架构，认为100GB的HBM可以作为1TB的HBF前面的缓存层，这将充分利用HBF的优势同时不会导致性能下降。
Sandisk预计在2026年下半年交付其HBF闪存的第一批样品，首批采用HBF的AI推理设备样品将于2027年初上市。
其他厂商方面，SK海力士推出了名为“AIN系列”的全新产品线，其中就包含HBF。而三星也已经启动自有HBF产品的早期概念设计工作。Kioxia于今年8月展示了一款5TB超高速HBF原型产品。
SK 海力士正在开发的VFO技术选择铜线而非铜柱。DRAM 以阶梯式方式堆叠，然后将环氧树脂注入空白处以使其硬化，来实现移动DRAM芯片的堆叠，并通过垂直柱状线/重新分布层连接到基板。
SK 海力士的 VFO 技术结合FOWLP（晶圆级封装）和 DRAM 堆叠两项技术，VFO 技术通过垂直连接，大幅缩短了电信号在多层 DRAM 间的传输路径，将线路长度缩短至传统内存的 1/4 以下，将能效提高 4.9%。这种方式虽然增加1.4% 的散热量，但是封装厚度却减少27%。
VFO封装摒弃了传统的弯曲导线连接方式，采用直线直接连接堆叠的DRAM和NAND芯片。这一改进不仅大幅缩短布线距离，更有效减少信号传输过程中的损耗与延迟，同时还能支持更多的I/O通道，从多个维度推动整体数据处理性能的大幅提升。
此外，HBS无需采用HBM所依赖的硅通孔TSV工艺，不仅降低制造成本，还能有效提升产品良率。未来HBS将采用与手机芯片组协同封装的模式，再一同安装到设备主板上，实现硬件层面的高效适配。
目前，SK海力士尚未公布 HBS 技术的具体量产时间表，HBS存储有望在未来2-3 年内实现商业化应用，成为移动终端存储的新一代标杆产品。
兆易创新基于堆叠内存的定制化方案已经有先导客户的先导产品实现发布和落地。兆易创新积极与逻辑芯片客户合作，覆盖多种端侧的应用。目前已经有一些项目落地，公司也向产业合作伙伴和业界证明公司定制化存储带来的带宽、功耗、能效等方面的优势和成果。明年以后有望看到定制化存储解决方案，在包括AIPC、手机、端侧智能设备、汽车等领域实现样品推出和芯片的量产。
摩根士丹利最新研报表示，WoW（晶圆堆叠）技术采用3D封装解决方案，让芯片“上下叠加”，WoW能够实现10倍内存带宽提升和90%功耗降低，有望破解边缘AI发展瓶颈。报告称，兆易创新与长鑫存储合作开发，4层堆叠已成熟，8层堆叠也在路线图中。
Groq公司研发的语言处理单元（Language Processing Unit，简称LPU），凭借独特架构展现出极高的推理性能，是一款典型的近存计算芯片。
该芯片采用14nm制程，搭载230MB SRAM以保障内存带宽，片上内存带宽达80TB/s。SRAM的访问速度远快于DRAM，使其在计算密集型应用中表现突出；而大容量SRAM的配置，有助于提升机器学习、人工智能等计算密集型工作负载的处理效率。
此外，Axelera的AIPU芯片采用创新的内存计算技术。与传统磁盘存储相比，内存计算将数据直接存储在主内存（RAM）中，大幅提升数据处理速度。AI芯片初创公司EnCharge AI研发出一种新型内存计算架构，专为AI推理场景设计。其核心技术是基于模拟存内计算的AI芯片，该创新设计采用“基于电荷的存储器”，通过读取存储平面上的电流而非单个比特单元处理数据，并使用更精确的电容器替代传统半导体器件。
此外，d-Matrix采用数字内存计算（DIMC）引擎架构，将计算单元迁移至RAM（内存）附近；该数字存算一体技术通过合并存储器与计算单元中的乘法累加器（MAC），显著提升计算带宽与效率，同时降低延迟、减少能耗。
昕原半导体的ATOM（AI Thruster Optimized Memory）产品系列，利用ReRAM（阻变存储器）兼容先进工艺的特性，将存储单元与计算单元融为一体，相比传统方案实现数十倍的带宽、性能及能效比提升。
微纳核芯首创三维存算一体（3D-CIM）架构，破解“高性能+低功耗+低成本”不可能三角。 “3D近存计算+存内计算”的组合实现芯片的PPA优势。相比传统冯诺依曼架构，微纳核芯的存内计算CIM技术已实现4倍以上算力密度提升（同等成本改善）和10倍以上功耗降低。该3D-CIM不依赖于先进工艺，确保了供应链自主可控，将成为全球最快可量产3D端侧AI芯片。
对于大容量、高性能的产品线，铠侠将结合进一步的堆叠与横向收缩开发具有高位密度和大容量的产品，如BiCSFLASH第10代及更高版本，以满足企业和数据中心SSD市场的需求。其次，对于以性能为核心的产品线，将开发BiCSFLASH第九代，利用CBA技术，将现有的一代存储单元与高速CMOS技术相结合，从而满足各种尖端应用的要求。
铠侠在开发诸如OCTRAM(氧化物半导体通道晶体管DRAM)，这是一种使用氧化物半导体通道的新型DRAM，目标市场将是需要低功耗主存储的未来市场。
铠侠还开发了一种具有极低延迟、高性能的闪存XL-FLASH。XL-FLASH设计用于填补易失性存储器（如DRAM）和当前闪存之间存在的性能缺口。XL-FLASH与所有闪存一样，能够在断开电源时保留数据。支持MLC功能的第二代XL-FLASH正在批量生产。
此外，三星的第十代V-NAND闪存，堆叠层数超过400层（约420-430层），CoP混合键合外围单元架构，接口速度高达5600MT/s，单 Die 密度 28 Gb/mm²单die容量为1Tb。
例如，在开始的数据搜寻阶段，网络SSD和网络硬盘用于存储创建新内容所需的大量数据。网络 SSD 充当可立即访问的数据层，提供更快的性能。网络硬盘提供充足、密集、可扩展的容量并通过长期保留和数据保护来提供原始数据。
在模型训练中，机械硬盘以经济实惠的方式存储训练AI模型所需的大量数据。在内容存储阶段，机械硬盘用于存储和保护所创建内容的复制版本，并提供关键容量，用于存储 AI 处理过程中生成的内容。
热辅助磁记录（HAMR）技术被认为是实现30TB以上超大容量HDD的关键技术。其磁密度、效率和空间优化优势使其成为 AI 应用的强大选择。这些硬盘提供前所未有的每盘片 3TB+ 的磁密度，目前可提供 30TB 起的容量并向超大规模客户批量出货。Seagate 已经在测试 Mozaic (魔彩盒) 平台实现每盘片 4TB+ 和 5TB+ 的容量。与当前这一代垂直磁记录 (PMR) 硬盘相比，Mozaic 3+ (魔彩盒 3+) 硬盘的运行功耗只有 PMR 的四分之一，每 TB 隐含碳排放为十分之一。
西部数据的ePMR（能量辅助垂直磁记录）和UltraSMR（超长磁记录）技术是其硬盘驱动器（HDD）产品线中的关键创新，旨在提升容量、性能和能效，以满足云存储、人工智能等数据密集型应用的需求。
UFS提供高性能、低功耗的嵌入式存储，非常适合在需要提高功耗的应用中使用。这包括计算和移动系统，如智能手机和可穿戴设备，以及在汽车应用边缘计算和游戏控制台中日益扩大的角色。其高速串行接口和优化的协议使显着的功耗系统性能吞吐量。
UFS 5.0的功能将包括，将顺序性能提高到10.8GB/s，以满足AI需求；集成链路均衡，实现更可靠的信号完整性；独立供电源轨设计，可在PHY和内存子系统之间提供噪声隔离，从而简化系统集成难度；内置哈希，以提高安全性。
PCI Express 8.0 规范开发计划于2025年8月公布，该标准将继续采用PAM4脉冲幅度调制信号技术，并在PCIe 7.0的基础上实现传输速率翻倍，达到每通道256GT/s。在×16 配置下双向传输带宽可达 1TB/s，旨在满足未来高性能计算、AI对高速互联的需求。
为了实现AI应用程序和其他高性能工作负载，LPDDR6采用了双子通道架构，允许灵活操作，同时保持32字节的精细访问粒度。为了满足日益增长的能效需求，与LPDDR5相比，LPDDR6使用电压更低、功耗更低的VDD2电源运行，并要求为VDD2提供双路电源供电。与之前版本的标准相比，安全性和可靠性方面也进行了改进。
存力的核心效能直接关乎数据的存储密度、读写效率与安全性，无论是大模型训练还是实时业务场景下的低延迟数据调取，都对存力的性能指标、底层架构、成本控制等提出新的要求。
当前AI加速从云端向端侧落地，AI推理接棒AI训练成为更广阔的市场。2025年不少存储厂商围绕AI存储的研发与部署取得进展，诸多新兴存储技术将赋能AI应用的大规模落地。
HBM4E定制化
台积电提出定制HBM将在HBM4E时代正式落地，即C-HBM4E。在 C-HBM4E 上，为向基础裸片集成MC（内存控制器）以满足节省计算芯片面积等需求，台积电将提供 N3P 先进制程基础裸片解决方案，可将能效提升至HBM3E基础裸片的2倍左右。同时 C-HBM4E 的 Vdd 电压将仅有 0.75V，较HBM4 进一步降低。去年，SK 海力士与台积电签署谅解备忘录，台积电负责生产HBM4的基础裸片。SK 海力士以往 HBM 产品的基础裸片由自身制程工艺制造，而 HBM4 采用台积电的先进逻辑工艺。
在SK 海力士首次公开展示的HBM4可以看到，该产品采用12层堆叠结构，通过台积电N3 工艺制造的基底裸片，实现了单颗36GB容量和2TB/s 的带宽突破，较前代 HBM3E 的传输速度提升了60% 以上。
美光下一代 HBM4E内存规划中，与完全基于自研先进 CMOS 基底芯片的HBM 不同，HBM4E的基底逻辑芯片将与台积电合作制造，涵盖标准品与定制化产品。美光预计 HBM4E 将于2027 年正式推出。此外，三星电子计划最早于明年上半年完成 HBM4E 的开发工作。
HBF
SanDisk闪迪在今年2月份展示最新研发的高带宽闪存（HBF），这是专为AI领域设计的新型存储器架构。HBF全称HighBandwidthFlash，其结构与堆叠DRAM芯片的HBM类似，是一种通过堆叠NAND闪存而制成的产品。在设计上，HBF结合了3DNAND闪存和高带宽存储器（HBM）的特性，能更好地满足AI推理的需求。HBF的堆叠设计类似于HBM，通过硅通孔（TSVs）将多个高性能闪存核心芯片堆叠，连接到可并行访问闪存子阵列的逻辑芯片上。也就是基于SanDisk的BICS3DNAND技术，采用CMOS直接键合到阵列（CBA）设计，将3DNAND存储阵列键合在I/O芯片上。
HBF可匹配HBM的带宽，同时以相近的成本实现每个堆栈的容量比HBM高出8到16倍。HBF使用16个核心芯片，单堆栈容量可达512GB，8个HBF堆栈可实现4TB的容量。
据介绍，单颗HBF可容纳完整的64B模型，有望应用于手机端大模型本地化，也适用于自动驾驶、AI玩具、IoT等边缘设备的低功耗、高容量的边缘AI存储需求。
不过，HBF主要具备高带宽和容量的特性，但由于NAND闪存的延迟较高，HBF在速度上不如DRAM。因此，该技术针对的是读取密集型AI推理任务，而不是延迟敏感型应用。
来自韩国科学技术高等研究院(KAIST)的JounghoKim教授被称为“HBM之父”，他的团队提出一种架构，认为100GB的HBM可以作为1TB的HBF前面的缓存层，这将充分利用HBF的优势同时不会导致性能下降。
Sandisk预计在2026年下半年交付其HBF闪存的第一批样品，首批采用HBF的AI推理设备样品将于2027年初上市。
其他厂商方面，SK海力士推出了名为“AIN系列”的全新产品线，其中就包含HBF。而三星也已经启动自有HBF产品的早期概念设计工作。Kioxia于今年8月展示了一款5TB超高速HBF原型产品。
HBS
SK海力士正在研发一项全新的高带宽存储HBS，采用了创新的芯片堆叠方案。根据规划，该技术将通过一种名为垂直导线扇出（VFO）的封装工艺，实现最多16层DRAM与NAND芯片的垂直堆叠，这种高密度的堆叠方式将大幅提升数据处理速度，为移动设备的AI运算提供强有力的存储支撑。SK 海力士正在开发的VFO技术选择铜线而非铜柱。DRAM 以阶梯式方式堆叠，然后将环氧树脂注入空白处以使其硬化，来实现移动DRAM芯片的堆叠，并通过垂直柱状线/重新分布层连接到基板。
SK 海力士的 VFO 技术结合FOWLP（晶圆级封装）和 DRAM 堆叠两项技术，VFO 技术通过垂直连接，大幅缩短了电信号在多层 DRAM 间的传输路径，将线路长度缩短至传统内存的 1/4 以下，将能效提高 4.9%。这种方式虽然增加1.4% 的散热量，但是封装厚度却减少27%。
VFO封装摒弃了传统的弯曲导线连接方式，采用直线直接连接堆叠的DRAM和NAND芯片。这一改进不仅大幅缩短布线距离，更有效减少信号传输过程中的损耗与延迟，同时还能支持更多的I/O通道，从多个维度推动整体数据处理性能的大幅提升。
此外，HBS无需采用HBM所依赖的硅通孔TSV工艺，不仅降低制造成本，还能有效提升产品良率。未来HBS将采用与手机芯片组协同封装的模式，再一同安装到设备主板上，实现硬件层面的高效适配。
目前，SK海力士尚未公布 HBS 技术的具体量产时间表，HBS存储有望在未来2-3 年内实现商业化应用，成为移动终端存储的新一代标杆产品。
端侧堆叠DRAM
华邦电子推出的CUBE（Customized Ultra-Bandwidth Elements）是一种针对SoC（System on Chip）在DRAM合封上遇到的挑战所设计的创新内存产品。这种紧凑超高带宽DRAM专为边缘计算领域设计，通过将SoC裸片置于DRAM裸片上方，CUBE技术能够在不采用SoC的TSV（Through-Silicon Via）工艺的同时，达到降低成本和尺寸的目的。此外，它还改进了散热效果，并特别适用于对低功耗、高带宽以及中低容量内存有需求的应用场景。兆易创新基于堆叠内存的定制化方案已经有先导客户的先导产品实现发布和落地。兆易创新积极与逻辑芯片客户合作，覆盖多种端侧的应用。目前已经有一些项目落地，公司也向产业合作伙伴和业界证明公司定制化存储带来的带宽、功耗、能效等方面的优势和成果。明年以后有望看到定制化存储解决方案，在包括AIPC、手机、端侧智能设备、汽车等领域实现样品推出和芯片的量产。
摩根士丹利最新研报表示，WoW（晶圆堆叠）技术采用3D封装解决方案，让芯片“上下叠加”，WoW能够实现10倍内存带宽提升和90%功耗降低，有望破解边缘AI发展瓶颈。报告称，兆易创新与长鑫存储合作开发，4层堆叠已成熟，8层堆叠也在路线图中。
存算一体
近日，英伟达与人工智能芯片初创公司Groq达成技术许可合作，将采用Groq的推理技术。Groq公司研发的语言处理单元（Language Processing Unit，简称LPU），凭借独特架构展现出极高的推理性能，是一款典型的近存计算芯片。
该芯片采用14nm制程，搭载230MB SRAM以保障内存带宽，片上内存带宽达80TB/s。SRAM的访问速度远快于DRAM，使其在计算密集型应用中表现突出；而大容量SRAM的配置，有助于提升机器学习、人工智能等计算密集型工作负载的处理效率。
此外，Axelera的AIPU芯片采用创新的内存计算技术。与传统磁盘存储相比，内存计算将数据直接存储在主内存（RAM）中，大幅提升数据处理速度。AI芯片初创公司EnCharge AI研发出一种新型内存计算架构，专为AI推理场景设计。其核心技术是基于模拟存内计算的AI芯片，该创新设计采用“基于电荷的存储器”，通过读取存储平面上的电流而非单个比特单元处理数据，并使用更精确的电容器替代传统半导体器件。
此外，d-Matrix采用数字内存计算（DIMC）引擎架构，将计算单元迁移至RAM（内存）附近；该数字存算一体技术通过合并存储器与计算单元中的乘法累加器（MAC），显著提升计算带宽与效率，同时降低延迟、减少能耗。
昕原半导体的ATOM（AI Thruster Optimized Memory）产品系列，利用ReRAM（阻变存储器）兼容先进工艺的特性，将存储单元与计算单元融为一体，相比传统方案实现数十倍的带宽、性能及能效比提升。
微纳核芯首创三维存算一体（3D-CIM）架构，破解“高性能+低功耗+低成本”不可能三角。 “3D近存计算+存内计算”的组合实现芯片的PPA优势。相比传统冯诺依曼架构，微纳核芯的存内计算CIM技术已实现4倍以上算力密度提升（同等成本改善）和10倍以上功耗降低。该3D-CIM不依赖于先进工艺，确保了供应链自主可控，将成为全球最快可量产3D端侧AI芯片。
3D NAND的垂直扩展与横向缩小
NAND芯片的成本竞争力水平取决于单个芯片可以容纳多少位。一般来说提高位密度的方法包括以下几种:“垂直扩展”，即增加层数。“横向缩小”技术，涉及减少芯片的二维面积。对于大容量、高性能的产品线，铠侠将结合进一步的堆叠与横向收缩开发具有高位密度和大容量的产品，如BiCSFLASH第10代及更高版本，以满足企业和数据中心SSD市场的需求。其次，对于以性能为核心的产品线，将开发BiCSFLASH第九代，利用CBA技术，将现有的一代存储单元与高速CMOS技术相结合，从而满足各种尖端应用的要求。
铠侠在开发诸如OCTRAM(氧化物半导体通道晶体管DRAM)，这是一种使用氧化物半导体通道的新型DRAM，目标市场将是需要低功耗主存储的未来市场。
铠侠还开发了一种具有极低延迟、高性能的闪存XL-FLASH。XL-FLASH设计用于填补易失性存储器（如DRAM）和当前闪存之间存在的性能缺口。XL-FLASH与所有闪存一样，能够在断开电源时保留数据。支持MLC功能的第二代XL-FLASH正在批量生产。
此外，三星的第十代V-NAND闪存，堆叠层数超过400层（约420-430层），CoP混合键合外围单元架构，接口速度高达5600MT/s，单 Die 密度 28 Gb/mm²单die容量为1Tb。
超大容量HDD
AI 工作流在使用和创建的无限循环中运行，不仅需要支持计算的处理器和内存，还需要存储组件。AI 工作流的相互关联的步骤包括搜寻数据、训练模型、创建内容、存储内容、保留数据和重用数据。例如，在开始的数据搜寻阶段，网络SSD和网络硬盘用于存储创建新内容所需的大量数据。网络 SSD 充当可立即访问的数据层，提供更快的性能。网络硬盘提供充足、密集、可扩展的容量并通过长期保留和数据保护来提供原始数据。
在模型训练中，机械硬盘以经济实惠的方式存储训练AI模型所需的大量数据。在内容存储阶段，机械硬盘用于存储和保护所创建内容的复制版本，并提供关键容量，用于存储 AI 处理过程中生成的内容。
热辅助磁记录（HAMR）技术被认为是实现30TB以上超大容量HDD的关键技术。其磁密度、效率和空间优化优势使其成为 AI 应用的强大选择。这些硬盘提供前所未有的每盘片 3TB+ 的磁密度，目前可提供 30TB 起的容量并向超大规模客户批量出货。Seagate 已经在测试 Mozaic (魔彩盒) 平台实现每盘片 4TB+ 和 5TB+ 的容量。与当前这一代垂直磁记录 (PMR) 硬盘相比，Mozaic 3+ (魔彩盒 3+) 硬盘的运行功耗只有 PMR 的四分之一，每 TB 隐含碳排放为十分之一。
西部数据的ePMR（能量辅助垂直磁记录）和UltraSMR（超长磁记录）技术是其硬盘驱动器（HDD）产品线中的关键创新，旨在提升容量、性能和能效，以满足云存储、人工智能等数据密集型应用的需求。
UFS 5.0
JEDEC固态技术协会宣布即将完成新一代UFS 5.0存储标准。UFS5.0专为需要高性能且低能耗的移动应用和计算系统而设计，计划提供比其前代更快的资料存取速度和更佳的性能表现，同时保持与UFS 4.x硬件的兼容性。UFS提供高性能、低功耗的嵌入式存储，非常适合在需要提高功耗的应用中使用。这包括计算和移动系统，如智能手机和可穿戴设备，以及在汽车应用边缘计算和游戏控制台中日益扩大的角色。其高速串行接口和优化的协议使显着的功耗系统性能吞吐量。
UFS 5.0的功能将包括，将顺序性能提高到10.8GB/s，以满足AI需求；集成链路均衡，实现更可靠的信号完整性；独立供电源轨设计，可在PHY和内存子系统之间提供噪声隔离，从而简化系统集成难度；内置哈希，以提高安全性。
PCIe 8.0
近日，PCI-SIG宣布PCI Express 8.0规范的Version 0.3 版本已获得工作组批准，现已向PCI-SIG 会员开放。这标志着PCIe 8.0 规范完成了第一版审查草案，该规范正按照2028年正式推出的预设开发进程推进。按照 PCIe 规范此前的开发惯例，PCIe 8.0 此后还将经历 Version 0.5 / 0.7 / 0.9 等阶段方能走到最终的 1.0 版本。PCI Express 8.0 规范开发计划于2025年8月公布，该标准将继续采用PAM4脉冲幅度调制信号技术，并在PCIe 7.0的基础上实现传输速率翻倍，达到每通道256GT/s。在×16 配置下双向传输带宽可达 1TB/s，旨在满足未来高性能计算、AI对高速互联的需求。
LPDDR6
JEDEC固态技术协会近日宣布发布最新一代低功耗内存LPDDR6标JESD209-6，旨在显著提高包括移动设备和人工智能在内的各种用途的内存速度和效率。新的JESD209-6LPDDR6标准代表了内存技术的重大进步，提供了增强的性能、能效和安全性。为了实现AI应用程序和其他高性能工作负载，LPDDR6采用了双子通道架构，允许灵活操作，同时保持32字节的精细访问粒度。为了满足日益增长的能效需求，与LPDDR5相比，LPDDR6使用电压更低、功耗更低的VDD2电源运行，并要求为VDD2提供双路电源供电。与之前版本的标准相比，安全性和可靠性方面也进行了改进。
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